LCMXO2-1200HC-4TG144I IC FPGA 107 I/O 144TQFP

Deskribapena

Potentzia oso baxuko, berehalako piztutako PLD ez-hegazkorraren MachXO2 familiak 256 eta 6864 arteko Look-Up Tables (LUT) dentsitatea duten sei gailu ditu.LUT-n oinarritutako eta kostu baxuko logika programagarriaz gain, gailu hauek Embedded Block RAM (EBR), Banatutako RAM, User Flash Memory (UFM), Phase Locked Loops (PLL), aurrediseinatutako iturri sinkronoen I/O euskarria, konfigurazio aurreratua onartzen dute. abio bikoitzeko gaitasuna eta erabili ohi diren funtzioen bertsio gogortuak barne, hala nola SPI kontroladorea, I2 C kontrolagailua eta tenporizadorea/kontagailua.Ezaugarri hauei esker, gailu hauek kostu baxuko, bolumen handiko kontsumitzaile eta sistema aplikazioetan erabil daitezke.MachXO2 gailuak 65 nm-ko potentzia baxuko prozesu ez-hegazkorrean diseinatuta daude.Gailuaren arkitekturak hainbat ezaugarri ditu, hala nola swing baxuko I/O diferentzial programagarriak eta I/O bankuak, txiparen PLLak eta osziladoreak modu dinamikoan itzaltzeko gaitasuna.Ezaugarri hauek energia-kontsumo estatikoa eta dinamikoa kudeatzen laguntzen dute, eta ondorioz, potentzia estatiko baxua da familiako kide guztientzat.MachXO2 gailuak bi bertsiotan daude eskuragarri: potentzia ultra baxua (ZE) eta errendimendu handiko gailuak (HC eta HE).Potentzia oso baxuko gailuak hiru abiadura-mailetan eskaintzen dira -1, -2 eta -3, -3 azkarrena izanik.Era berean, errendimendu handiko gailuak hiru abiadura mailatan eskaintzen dira: –4, –5 eta –6, –6 izanik azkarrena.HC gailuek 3,3 V edo 2,5 V-ko kanpoko VCC hornidura-tentsioak onartzen dituzten barneko tentsio erregulatzaile lineal bat dute. ZE eta HE gailuek 1,2 V soilik onartzen dituzte kanpoko VCC hornidura-tentsio gisa.Elikatze-tentsioa izan ezik, hiru gailu motak (ZE, HC eta HE) funtzionalki bateragarriak dira eta pin bateragarriak dira elkarren artean.MachXO2 PLD-ak halogenorik gabeko pakete aurreratu ugaritan daude eskuragarri, 2,5 mm x 2,5 mm WLCSP espazioa aurrezteko eta 23 mm x 23 mm fpBGAraino.MachXO2 gailuek dentsitatearen migrazioa onartzen dute pakete berean.1-1 taulak LUT dentsitateak, paketeak eta I/O aukerak erakusten ditu, beste funtsezko parametro batzuekin batera.MachXO2 gailu familian inplementatutako aurrez diseinatutako iturburu logika sinkronoak interfaze estandar ugari onartzen ditu, besteak beste, LPDDR, DDR, DDR2 eta 7:1 engranajeak pantailako I/Oetarako.